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作者skap0091
除非有辦法垂直堆疊2片以上，但這樣也有散熱問題
未來如何繼續突破還要看IC設計廠跟晶圓代工廠的巧思
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AMD先用3D快取練基本功
後來的AI晶片 MI300也是採用垂直堆疊
不過不是計算晶片互相堆疊，是計算晶片跟I/O DIE互相堆疊
https://hothardware.com/reviews/amd...cing-ai-and-hpc
CCD跟XCD蓋在IOD上面
其中I/O DIE包含256MB快取
引用:
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作者skap0091
但這方式在手機SOC上就不太適合
畢竟手機空間有限，直接拼2塊SOC那可能太佔空間
且手機SOC很小片，真要弄大點還是直接單晶片做大比較快
PC或NB倒是可以，例如M2 Ultra也是拼2塊
但M3、M4還沒看到相同設計，可能有缺點？
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蘋果好幾年前A10晶片就在用扇出型晶圓級封裝(GG的InFO)
目前各家手機處理器除了蘋果在用這個技術
三星去年也有宣布要在新一代手機晶片(Exynos 2400)也用上FOWLP
[新聞] 消息稱三星 Exynos 2400 晶片將採用 FOWL
https://www.ptt.cc/bbs/MobileComm/M...3161.A.E5B.html
扇出型晶圓級封裝（Fan-Out Wafer Level Packaging, FOWLP）
http://www.naipo.com/Portals/1/web_...211222_0707.htm
手機晶片用FOWLP的好處是可以減少晶片封裝後的面積、高度
使手機設計的靈活度更高
至於M3、M4還沒看到Ultra版推出，我猜有可能是卡在記憶體頻寬上
M2 Ultra封裝記憶體方式提供的頻寬不夠M3、M4 Ultra用
M系列記憶體頻寬都是400GB/s，Ultra系列這種2顆兜在一起的是800GB/s，從第一代到現在都沒有改
引用:
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作者skap0091
Intel倒是開始把不同模塊拼在一起，但目的是為了省錢
只把最先進製程用在CPU模塊上，其他模塊用落後一些的製程
並非為了追求性能去把多個CPU模塊拼在一起
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Intel這樣塞除了省錢(成本)之外，不就是為了性能嗎?
單核IPC提升是靠堆電晶體換來的，總不可能憑空得來
所以只好用更先進微縮製程來壓CPU模塊的面積
也就是說，為了在合理成本下提高性能最後還是要靠封裝
INTEL伺服器CPU已經全面轉向MCM架構
https://www.ithome.com.tw/tech/156630