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作者windhm

台積電 3 奈米 SRAM 微縮遭遇瓶頸，成未來新製程 IC 設計新挑戰 (https://technews.tw/2022/12/16/tsmc...ers-bottleneck/)
比較精確地說, 運算單元比較有微縮空間, 暫存記憶體則無, 所以分離製造, 再封裝一起.

3D V-Cache確實很奇妙

跟CPU單元做在一起的L3快取32MB
但是上面相同面積能堆疊的3D V-Cache卻是64MB

據說是只作單一快取可以使用不同的優化技術來節省面積
不過這2倍的快取量差距也太驚人，製程應該是一樣的