"良率實際上是設計的時候就決定一半左右, 如果以為設計的東西和實際上產出的東西一樣, 應該是大學生才會幹的事情..... "，
這是什麼鬼話~~~
你知不知道在台灣的大學生只要有修半導體相關課程，就可以到CIC(現在叫TSRI)下晶片不用錢，
用台積電製程跑過相關設計流程，IC回來就會動，而且每顆都會動......是的.....台積就是這麼厲害。

從一開始我跳進這個討論串就已經講明，"設計冗餘"通常是用在記憶體之類的產品(如DRAM,SRAM,Flash)....
我一直認為這是大家都知道的基本知識(所謂的大家是指同為IC設計領域)，
為什是說"通常"，因為有時也可以不用加"冗餘設計" 就達到近99%的良率，台積電製程就可以。

還有為什麼我要那麼強調"主要訊號線路一斷"，什麼叫做"主要線路"?
記憶體控制器就是主要線路，記憶體自我測試電路就是"主要線路"。
你的"冗餘設計"在記憶體控制器跟記憶體自我測試電路已經損壞的情況下不會有作用。
那怎麼辨??為了良率不計成本就直接擺兩套設計就好了，為了試新製程成本要搞這樣大我接受。

在這行做久了，對於出包的唯一的認知是，"事出必有因"，
ESD漏電的原因，在我看來這個問題很嚴重，
因為代表這個設計存在很嚴重的缺陷，而這個設計缺陷卻被其它手法掩蓋掉了。
而在跟台積合作的過程中，這種掩蓋設計缺陷絕不可能發生。

我不需要跟你證明我有沒有做過設計，這個不是我當初跳進這個討論串的本意，

我想說明的是什麼叫做製程完美無缺，想跟大家說明的是台積電有多厲害。
所以在貼文過程中我也儘量用台灣人熟知的語法而不用英文專有名詞敘述，

因為台積電製程的厲害不是某人講的"文青治國以後的文宣"，而是他就是這麼厲害。
因為台積電製程的厲害也不需要我來證明，因為全世界都已經證明了他很厲害。

最後，在台灣半導體業界，幾乎沒有人用"良品率".....